連関資料 :: SoC設計
資料:5件
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SoC設計技術A
- １．SoCデザインパターンを利用する背景と利用の利点を述べよ。 回路規模は年率５８％で成長を続けるのに対し、設計生産性は年率２１％の成長に留まっている。このままでは、年々膨大な速度で差が広まっていってしまい、この差をどのようにして埋めていくかということが問題となってくる。そこで考え出されたものの１つが、「設計の再利用」である。「設計の再利用」には、「仕様の再利用」と、「実装の再利用」とがあるが、特に「仕様の再利用」では、仕様構造のノウハウを設計見本の形で表した、デザインパターンを利用する手法が一般的である。
- レポート 理工学 SoC System on Chip 半導体
550 販売中 2006/11/03- 閲覧(1,244)
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SoC設計技術A
- １．SpecC言語／SystemC言語によるシステム仕様からのSoC設計と、HDLによるRTLからの設計を比較してください。両設計手法のカバーできる範囲(HW/SW)、設計者の負荷、設計効率、設計環境に与えるインパクト、設計品質、設計期間、等で比較してください。 表１：システム仕様からのSoC設計とHDLによるRTLからの設計の比較 カバーできる範囲 全てのハードウェア部品に加え、メモリやレジスタファイル、パイプライン設計などのシステム機能 全てのハードウェア部品 設計者の負荷 同じプログラムを作成する場合、システム仕様からの設計はRTLからの設計の約７分の１の記述量で作成することができるのでシステム仕様からの設計が設計者の負荷が小さくなる。 設計効率 検証速度は、システム仕様からの設計のほうがRTLからの設計よりも１０，０００倍速くなるので設計効率はシステム仕様からの設計のほうが良い。 設計環境に与えるインパクト より素早く作成したい場合にはこちらが適切。より詳細に作成したい場合にはこちらが適切。 設計品質 プログラムの記述量がRTLからの設計のほうが多くなるので、設計品質としてはRTLからの設計のほうが良くなる。
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SoC設計技術A
- １．動的検証と静的検証のメリットとデメリットをまとめよ。 動的検証とは、テストパターンを与えてシミュレーションにより検証を行う方式である。シミュレーションは、入力したテストパターンに対してのみしか、正しいことを保障できないことから、いかに漏れの少ないテストパターンを準備するかが重要である。 以下にそのメリットとデメリットをまとめる。 表１：動的検証のメリット・デメリット メリット デメリット モデルの抽象度に応じた正確さで実行可能。抽象度が高いほど高速。 専用計算機による高速化が出来てない。 パラレル検証による高速化が出来てない。 HWへのマッピングによりタイミングとしての正確な模擬ができないが、等価な機能を模倣して高速に実行できる。 実際に動かすまでの立ち上げ作業に時間がかかる。 設計の変更時に行うマッピングに時間がかかる。 非常に高価。 より実機に近い形で高速に実行できるプログラマブルな試作ボードで検証がしやすい。対象毎に毎回自作すると時間とコストがかかる。 静的検証とは、テストパターンを与えずに行う形式的検証方式である。シミュレーションでは、与えたテストパターンでの正しさしか示せないのに比べ、原理的にはすべての正しさを検証できる。
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SoC設計技術A
- １．SoC開発でIP再利用が必要な理由をムーアの法則にも注目して説明せよ。 ムーアの法則は、米Intel社の設立者ゴードン・ムーア（Gordon E. Moore）が1965年に提唱した、半導体技術の進歩に関する経験則。『半導体チップの集積度は、およそ18カ月で2倍になる』というもの。集積度とはICチップ上に集積されたトランジスタや抵抗などの素子の数を表す。この法則には理論的な論拠や技術的な裏付けがあるわけではないが、多少の差はあるものの、現在までのところは、おおむねこの法則に従って半導体技術は進歩している。今後もこのペースで進歩を続けるためには、様々な技術的な限界を乗り越える必要があるが、過去何度も限界といわれながらもそれを克服してきたことを考えると、今後も当面はこの法則が成立し続ける可能性は高い。 このように半導体チップの集積度は３年で４倍と、進化をどんどん遂げているが、設計生産性は、現状のままでは、３年で約２倍しか向上しない。そのためこの差をどのようにして埋めていくかということが問題となってくる。そこで考え出されたのが「IP再利用」という手段である。 もともと前述の通り、“差”を埋めるためには、より効率の良い開発環境を実現することが必要であり、そのために必要なことがある程度の規格の統一である。
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